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芯片测验科普第二章

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 楼主| 半导体学者 宣布于 2020-3-17 08:47  
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桥接(Bridge Faults)

桥接缺点是由于电路中两个或多个电节点之间短路构成的,而规划中并未规划这种短接。这些短接的节点或许是某一个晶体管的,也或许是几个晶体管之间的,或许处于芯片上同一层,也或许处于不同层。下面图(6)是桥接缺点的几种图例。
图(6)
上图中,(a)是因曝光缺乏导致7条金属线桥接子在一同的景象;(b)是外来颗粒的介入导致4条金属线桥接在一同的景象;(c)是因掩模划伤导致桥接的景象;(d)是1um巨细的缺点构成短路的景象;(e)是金属化缺点导致2条金属线桥接的景象;(f)则是层间短路景象。上述景象中尽管导致缺点的原因各有不同,但成果都是桥接。
相同的,桥接测验也能够经过电压的办法完结,即run pattern办法,也便是stuck at的办法进行检测,可是电流测验是发现电压测验无法查看的毛病的有用办法。
下面图(7)标明的是mos管的source和drain桥接了。
图(7)
上面图中,由于上面的P交流的MOS管的source和drain桥接了,电源VDD上会有很大的漏电,用电流测验办法,能够很快发现问题。

开路毛病(Open)

开路缺点是制作工艺不妥构成的,物理缺点中大约40%归于开路缺点。典型的开路缺点包含线条断开、线条变细、阻性开路和突变开路等。如下面图(8)所示:
图(8)
图中(a)和(b)是电路存在开路的景象,(c)则是构成一起开路和短路缺点的景象。
开路缺点的办法取决于缺点的方位及巨细。例如,关于栅极开路(一般称为浮栅,floating gate)这种缺点,在缺点面积小的状况下,地道电流仍可活动,但信号的上升和下降时刻增加;在缺点面积大的状况下,输入信号就在栅极构成耦合,构成的浮栅就取得偏压,此电压或许导致晶体管导通,因而开路毛病是否可检测,取决于缺点的面积和方位。
开路缺点纷歧定都能够用Stuck At的办法检测到,如下面图(9)所示:
图(9)
上图中,红线部分标明那个mos管的drain与输出开路了,当次序输入ab为00、01、10、11,从01变换为10的时分,输出Q坚持了上面一个状况1,看起来仍是正常的,这种状况下,就没有检测出来这个fault。可是假如调整一下输入的向量的次序为00、01、11、10,就能够发现这个fault。
经过IDD的测验办法,也能够测验出一些open缺点,如下面的图(10)所示
图(10)
上面赤色标明open的缺点,当输入ABCD为1111时,输出O为0,当输出转为0001时分,在x、y和o之间呈现了充放电,会有大电流呈现。

推迟缺点(delay faults)

在一些高速芯片运用中,推迟缺点特别重要,这种缺点有许多原因,比方小面积的open导致某段线路的阻值偏大。如下面图(11)所示:
图(11)
这个path的delay现已超越了一个clock的空隙,经过stuck At的测验办法,能够检测到这个缺点。可是有的时分,推迟没有超越clock的空隙,就会构成潜在的失效,在某些状况下,比方硬件改变、外界温度改变等,推迟超越clock的空隙,导致缺点。这种推迟缺点,能够经过AC测验的办法进行弥补,比方测验上升沿的时刻、下降沿的时刻等等。
2
Pattern向量测验及IDDQ测验办法

上面给咱们介绍了一下各种失效办法及测验原理。经过Pattern向量测验,加以电流测验为弥补,能够有用地测验各种faults。
Pattern向量测验的办法
规划人员对某种fault模型进行仿真,给出波形向量,一般是VCD格局或许WGL格局,测验人员需求结合时序、电平缓逻辑,进行编程,来对芯片输入向量,以检测输出。如下面图(12)标明的便是测验机force给芯片的一段波形。
图(12)
而芯片在接受到这段输入的波形后,运转特定的逻辑,输出波形如下面图(13),测验机需求在指定的strobe window进行比较输出的与预期的逻辑值的状况,以此来判别DUT是否逻辑功用正常。
图(13)
下面图(14)是一个AND gate的逻辑测验的比如,实践的输出会有动摇,如图中的紫色的波形,在Edge Strobing当地(pattern的timing设定的)采样到此刻的输出为High的状况,标明此AND Gate的逻辑功用是正常。
图(14)
IDDQ测验的办法:
CMOS电路具有低功耗的长处,静态条件下由走漏电流引起的功耗能够疏忽,仅仅在转化期间电路从电源耗费较大的电流。Q代表静态(quiescent),则IDDQ标明MOS电流静态时从电源获取的电流。
IDDQ测验是源于物理缺点的测验,也是可靠性测验的一部分,其有着测验本钱低和能从根本上找出电路的问题(缺点)地点的特色。即若在电压测验生成中参加少数的IDDQ测验图形,就能够大幅度进步电压测验的覆盖率。即便电路功用正常,IDDQ测验仍能够检测出桥接、短路、栅氧短路等物理缺点。
测验办法如下面图(15)所示
图(15)
Step1: 给VDD上最高电压,而且tester的电压源设定一个胁迫电流,避免电流过大损测验机。Step2: run一个特定condition的pattern,去toggle尽量多的晶体管on。等候 5~10ms。Step3: 量测流过VDD上的电流。Step4: run别的一个特定condition的pattern,去toggle尽量多的晶体管off。等候5~10ms。Step5: 量测流过VDD上的电流。Step6: 重复上述的step2到step5的进程大约5~10次,取读出的平均值。跟datasheet中的标准进行比较。
各种测验的测验覆盖率的大约状况如下面图(16)所示:
图(16)
如上图所示,hardware直接量测是最直接的办法,可是这种办法能够测验的电路有限,许多内部电路无法经过这种办法完结。
而Stuck At测验和IDDQ测验的组合,能够有用的在时刻和本钱经济的状况下进步测验覆盖率。
3
其它的Hardware测验介绍

连通性测验介绍
连通性测验是测验芯片的管脚是否有的确连接到测验机之上,芯片的管脚之间是否有短路的一种测验,
一般状况下,这项测验会放在第一项进行,由于连通性测验能够很快发现测验机的setup问题,以及芯片管脚开短路的问题,然后在第一时刻发现bad dut,节约测验本钱。
如下图(17)所示的一个封装芯片的剖面图,构成连通性失效首要有这几个原因:a) 制作进程中的问题,引起某些pin脚的开短路。b) 封装中的missing bonding wires,会构成开路。c) 静电问题,构成某个pin被打坏然后构成开短路问题。d) 封装进程中构成的die crack或许某个pin脚的曲折。
图(17)
这个测验首要是去测验pin的ESD维护二极管。一般状况下,会把open/short测验放在一个项目里一起测验,也有状况是需求分隔测验这两个项目。
测验某个pin到ground/其它pin之间的连通性,如下图(18),
图(18)
Step1: 一切不测验的pin都置0v。Step2: 在需求测验的pin上source一个-100uA的电流。Step3: 量测这个在测验的pin上的电压
--假如tester与这个测验pin触摸很好,而且这个pin自身没有任何的开路或许短路到VDD/ground/其它的pin脚上,那么抱负的测验到的电压会是-0.7v。--假如这个在测验的pin有开路的fault,会量测到一个大的负电压。--假如这个在测验的pin有短路到vdd/ground/其它的pin上,会量测到一个挨近0v的电压。
考虑到实践的电路的状况,一般limit设置为-1.5V ~-0.2V。
测验某个pin到VDD/其它pin之间的连通性,如下图(19)
图(19)
Step1: 一切不测验的pin都置0v。Step2: 在需求测验的pin上source一个100uA的电流。Step3: 量测这个在测验的pin上的电压。
--假如tester与这个测验pin触摸很好,而且这个pin自身没有任何的开路或许短路到VDD/ground/其它的pin脚上,那么抱负的测验到的电压会是0.7v。--假如这个在测验的pin有开路的fault,会量测到一个大的正电压。--假如这个在测验的pin有短路到vdd/ground/其它的pin上,会量测到一个挨近0v的电压。
考虑到实践的电路的状况,一般limit设置为0.2V~1.5V。

DC参数测验(DC Parameters Test)

DC参数的测验,一般都是force电流测验电压或许force电压测验电流,首要是测验阻抗性。一般各种DC参数都会在datasheet里边标明,测验的首要意图是保证delivery的芯片的DC参数值契合标准。
IDD测验
IDD测验(或许叫做ICC测验),在CMOS电路中是测验Drain to Drain的活动电流的,在TTL电路中是测验Collector to Collector的活动电流。如下面图(20)所示:
图(20)
Gross IDD/ICC Test (power pin short test)
电源pin的短路测验,一般Open/short测验后立刻进行,假如在制作进程中有issue,导致了电源到地的短路,会测验到十分大的电流,也会反过来损害到测验机自身。
测验的根本办法如下面图(21)所示
图(21)
Step1: 给VDD上最高电压,而且tester的电压源设定一个胁迫电流,避免电流过大损测验机。Step2: 一切的输入pin置高,一切的输出pin置0. 等候5~10ms。Step3: 量测流过VDD上的电流,正向或许反向电流过高都阐明电源到地短路了。
Static IDD/ICC Test (静态功耗测验)
这个项目是测验当芯片在静态或许idle state的状况下,流过VDD的漏电,这个参数对低功耗运用场景特别重要;这项测验也能检测出一些在制作中发生的margin defect,这些defect十分有或许会给芯片带来潜在的可靠性危险。测验办法与下面图(22)所示
图(22)
Step1: 给VDD上最高电压,而且tester的电压源设定一个胁迫电流,避免电流过大损测验机。Step2: 跑pre-condition pattern,把芯片设置到低功耗状况。等候5~10ms。Step3: 量测流过VDD上的电流,依据datasheet中的标识设定limit,超越limit即标明坏品。
Dynamic IDD/ICC Test (动态功耗测验)
这个项目是测验当芯片在不停地运转某种function的状况下,流过VDD的电流。这个类似于某种作业状况下的功耗,需求meet产品spec中的值,关于功耗要求严厉的运用计划,此项目标十分重要。测验办法如下面图(23)所示:
图(23)
Step1: 给VDD上最高电压,而且tester的电压源设定一个胁迫电流,避免电流过大损测验机。
Step2: 让芯片继续不断的运转特定的pattern,等候5~10ms。Step3: 量测流过VDD上的电流,依据datasheet中的标识设定limit,超越limit标明坏品。

、DFT测验进行一些讨论,谢谢

芯片测验科普第二章
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